在晶體管發明 75 周年之際，我想回答兩個問題：世界需要更好的晶體管嗎？如果是這樣，他們會是什么樣子？

我會爭辯說，是的，我們將需要新的晶體管，而且我認為我們今天已經有了一些關于它們會是什么樣子的暗示。問題在于我們是否有意愿和經濟能力去制造它們。

我相信晶體管現在是并將繼續是應對全球變暖影響的關鍵。氣候變化可能會給社會、經濟和個人帶來巨變，因此需要能夠賦予我們人類更大能力的工具。

半導體可以像其他技術一樣提高人類的能力。根據定義，所有技術都可以提高人類的能力。但對他們中的大多數人來說，自然資源和能源的限制使得數量級的改善值得懷疑?；诰w管的技術是一個獨特的例外，原因如下：

我們將如何繼續改進晶體管技術在短期內是相對清楚的，但離今天越遠，它就會變得越模糊。在短期內，您可以通過查看最近的過去來瞥見晶體管的未來。

從 1960 年到 2010 年左右，基本的平面 (2D) MOSFET 結構一直保持不變，直到進一步增加晶體管密度和降低器件功耗變得不可能。我（代表本文作者胡正明）在加州大學伯克利分校的實驗室早在十多年前就看到了這一點。我們在 1999 年報道了平面晶體管的后繼者 FinFET 的發明。FinFET 作為[敏感詞]個 3D MOSFET，將扁平而寬的晶體管結構變為高而窄的晶體管結構。好處是在更小的占地面積內獲得更好的性能，就像在擁擠的城市中多層建筑相對于單層建筑的優勢一樣。

FinFET 也就是所謂的薄體（thin-body）MOSFET，這一概念繼續指導新設備的開發。它源于這樣一種認識，即電流不會通過硅表面幾納米內的晶體管泄漏，因為那里的表面電勢受到柵極電壓的良好控制。FinFET 牢記這種薄體概念。該器件的主體是垂直的硅鰭片，被氧化物絕緣體和柵極金屬覆蓋，在強柵極控制范圍之外沒有留下任何硅。FinFET 將漏電流降低了幾個數量級，并降低了晶體管工作電壓。它還指出了進一步改進的路徑：進一步降低車身厚度。

FinFET 的鰭片隨著每個新的技術節點變得越來越薄和越來越高。但這種進步現在變得難以維持。因此業界正在采用一種新的 3D 薄體 CMOS 結構，稱為環柵 (GAA)。在這種新結構上，一堆半導體帶構成了薄體（a stack of ribbons of semiconductor make up the thin body）。

MOSFET 結構的每一次演變都旨在通過柵極 [粉紅色] 更好地控制硅中的電荷。電介質 [[敏感詞]] 防止電荷從柵極移動到硅體 [藍色]。

3D 薄體趨勢將從這些 3D 晶體管延續到 3D 堆疊晶體管、3D 單芯片（Monolithic）電路和多芯片封裝。在某些情況下，這種 3D 趨勢已經達到了[敏感詞]。例如，電荷陷阱（charge-trap）存儲器晶體管陣列的規律性使 NAND 閃存成為[敏感詞]個從 2D 電路過渡到 3D 電路的 IC。自 2007 年東芝首次報告 3D NAND 以來，堆疊層數已從 4 層增長到超過 200層。

單芯片 3D 邏輯 IC 可能會適度起步，堆疊 CMOS 反相器的兩個晶體管以減少所有邏輯門的“占地面積”。但是堆棧的數量可能會增加。通往 3D IC 的其他途徑可能采用將額外的半導體薄膜層（例如硅、硅鍺或砷化銦鎵）轉移或沉積到硅晶片上。

薄體趨勢可能會在二維半導體中達到其最終終點，其厚度以原子為單位。例如，二硫化鉬分子（Molybdenum disulfide molecules）既天然又薄又相對較大，形成可能不超過三個原子寬但具有非常好的半導體特性的二維半導體。2016 年，加利福尼亞州和德克薩斯州的工程師使用二維半導體分子二硫化鉬和碳納米管薄膜展示了具有關鍵尺寸的 MOSFET：柵極長度僅為 1 納米。即使柵極短至 1 nm，晶體管漏電流也僅為每毫米 10 毫微安，可與當今[敏感詞]的生產晶體管相媲美。

可以想象，在遙遠的未來，整個晶體管可能被預制為一個分子（molecule）。這些預制構件可能會通過稱為定向自組裝 (DSA：directed-self-assembly) 的制程被帶到它們在 IC 中的精確位置。要理解 DSA，回顧一下 COVID 病毒使用其尖峰來尋找并化學停靠在特定人類細胞表面的確切位置可能會有所幫助。在 DSA 中，對接點（docking spots）、“尖峰”（spikes）和晶體管cargo都是經過精心設計和制造的。最初的對接點（docking spots）可以通過在基板上進行光刻來創建，但是額外的對接點（docking spots）可能會在后續步驟中作為 cargo 引入。如果僅在制造過程中需要而在最終產品中不需要，則可以通過加熱或其他方式去除一些 cargo 。

除了使晶體管更小之外，我們還必須不斷降低它們的功耗。在這里，我們可以看到通過使用所謂的負電容場效應晶體管 (NCFET：negative-capacitance field-effect transistors) 實現了數量級的減少。這些需要在 MOSFET 的柵極堆疊中[敏感詞]納米薄的鐵電材料層，例如氧化鉿鋯（hafnium zirconium oxide）。由于鐵電體包含自己的內部電場，因此打開或關閉設備所需的能量更少。薄鐵電體的另一個優點是可以利用鐵電體的容量來存儲其電場狀態，從而將存儲和計算集成在同一設備中。

作者 [左] 于 2016 年獲得巴拉克奧巴馬總統 [右] 頒發的美國國家技術與創新獎章

在某種程度上，我所描述的設備是從現有趨勢中產生的。但未來的晶體管可能與今天的晶體管具有截然不同的材料、結構和工作機制。例如，納米機電開關（nanoelectromechanical switch）是對過去幾十年機械繼電器的回歸，而不是晶體管的延伸。它不依賴于半導體物理學，而是僅使用金屬、電介質以及施加不同電壓的緊密間隔的導體之間的力。

所有這些例子都在幾年前用實驗證明了。然而，與以往的半導體技術突破相比，將它們投入生產需要更多的時間和精力。

我們能否實現這些壯舉？過去的一些教訓表明我們可以。

[敏感詞]個教訓是晶體管技術的進步并不平坦或順利。1980 年前后，每顆芯片的功耗上升到了令人痛苦的地步。采用 CMOS、取代 NMOS 和雙極技術后——工作電壓從 5 伏逐漸降低到 1 伏——為該行業帶來了 30 年或多或少的直截了當的進步。但是，功耗再次成為一個問題。2000 年至 2010 年間，有思想的研究人員預測每平方厘米 IC 產生的熱量很快就會達到核反應堆堆芯的熱量。3D薄體FinFET和多核處理器架構的采用避免了危機，迎來了又一個相對平穩的發展時期。

晶體管技術的發展史可謂一座座山峰攀登。只有當我們到達一座山頂時，我們才能看到遠處的景色，并繪制出一條路線來攀登下一座更高更陡的山峰。

第二個教訓是，半導體產業的核心力量——納米加工——非常強大。歷史證明，只要有足夠的時間和經濟激勵，只要該想法不違反科學規律，該行業就能夠將任何想法變為現實。

但該行業是否有足夠的時間和經濟激勵來繼續攀登更高更陡峭的山峰并不斷提高人類的能力？

這是一個公平的問題。隨著晶圓廠行業資源的增長，技術發展的山峰增長得更快。終有一天，沒有一家晶圓廠公司能夠登上山頂，看清前方的道路。那么會發生什么？

所有半導體晶圓廠（包括獨立的和像英特爾這樣的綜合性公司）的收入約占半導體行業收入的三分之一。但晶圓廠僅占半導體技術所帶來的 IT、電信和消費電子行業總收入的 2%。然而，晶圓廠行業承擔著發現、生產和營銷新晶體管和納米制造技術的大部分重擔，這需要改變了。

為了讓該行業生存，晶圓廠行業相對貧乏的資源必須優先考慮晶圓廠建設和股東需求，而不是科學探索。雖然晶圓廠行業正在延長其研究時間范圍，但它也需要其他人來承擔責任。人類長期解決問題的能力值得有針對性的公眾支持。該行業需要長期探索性研究的幫助，公共資助，在類似貝爾實驗室的環境中，或者由大學研究人員提供，這些研究人員具有長期的職業生涯，并且在物理、化學、生物學和算法方面的知識比企業研究更廣泛和更深入目前允許。

這樣，人類將繼續尋找新的晶體管，并獲得應對未來幾個世紀挑戰所需的能力。