最強的芯片產業鏈科普，芯片自主可控深度解析（一）

發布時間：2022-03-18作者來源：薩科微瀏覽：2559

如果有人跟你說：“嗨，我做的芯片實現了100%自主可控！”等等，你先不急著崇拜（相信）他，請看完此文再說...

首先，什么叫自主可控，最直觀的理解就是當別人“卡脖子”的時候不會被卡住。集成電路產業通常被分為芯片設計、芯片制造、封裝測試三大領域，參看下圖：

我們逐一進行分析， 芯片設計 主要從EDA、IP、設計三個方面來分析；芯片制造主要從設備、工藝和材料三個方面來分析；封裝測試則從封裝設計、產品封裝和芯片測試幾方面來分析。

芯片設計

如何開始一款芯片設計呢？
首先要有工具（EDA)，然后借助現有的資源（IP），加上自己的構思和規劃就可以開始芯片設計了。這里，我們就從芯片設計工具EDA，知識產權IP，以及集成電路的設計流程來分析芯片設計。

1.1 EDA

EDA（Electronic Design Automation）電子設計自動化，常指代用于電子設計的軟件。

曾經有人跟我說：“EDA有啥呀，不就是個工具嘛？”是啊，確實就是個工具，可是沒這個工具，你啥也設計不了啊！

現在的大規模集成電路在芝麻粒大小的1平方毫米內可以集成1億只以上的晶體管，這些晶體管之間的連接網絡更是多達數億個。當今主流的SoC芯片，其晶體管數量已經超過百億量級。如果沒有精準的，功能強大的EDA工具，怎么設計呢？

EDA是芯片設計的必備工具，目前，Synopsys、Cadence和Mentor（Siemens EDA）占據著超過90%以上的市場份額。在10納米以下的高端芯片設計上，其占有率甚至高達100%。也就是說，現在研發一款10nm以下的芯片，沒有以上三家的EDA工具幾乎是不可能實現的。

下表所示是目前芯片設計中主流的EDA工具：

芯片設計分為設計、仿真、驗證等環節，對應的EDA工具分為設計工具、仿真工具、驗證工具等。設計工具解決的是模型的構建，也就是從0到1（從無到有）的問題，仿真和驗證工具解決模型的確認，也就是1是1還是0.9或者1.1的問題。因此，從EDA開發的角度，設計工具的開發難度更大。此外，設計規模越大，工藝節點要求越高，EDA工具的開發難度也越大。國產EDA工具目前在一些仿真驗證點工具上取得一些成績，在模擬電路設計方面也初步具備了全流程工具，但在大規模集成電路設計上和三大廠商還有很大的差距，尤其在高端數字芯片設計流程上基本還是空白。

1.2 IP

IP（Intelligent Property）代表著知識產權的意思，在業界是指一種事先定義、經過驗證的、可以重復使用，能完成特定功能的模塊，IP是構成大規模集成電路的基礎單元，SoC甚至可以說是基于IP核的復用技術。 IP一般分為硬核、軟核和固核。 IP硬核一般已經映射到特定工藝，經過芯片制造驗證，具有面積和性能可預測的特點，但靈活性較小； IP軟核以HDL形式提交，靈活性強，但性能方面具有不可預測性； IP固核通過布局布線或利用通用工藝庫，對性能和面積進行了優化，比硬核靈活，比軟核在性能和面積上更可預測，是硬核和軟核的折中。

下表為目前全球前10大IP提供商，可以看到中國有兩家入圍前十，但是兩家市場份額加起來也僅有3%，而ARM一家就占據了40%以上的市場份額，美國的企業則占據了30%的市場份額，如果ARM被英偉達收購，基本上IP市場就是美國的天下了。此外我們也發現，全球[敏感詞]的兩家EDA公司Synopsys和Cadence，在IP領域也同樣占據的第二、第三的位置。

下圖所示為IP的種類，其中處理器占51%，接口IP占22.1%，數字類占8.1%，其他占18.8%，處理器類ARM一家獨大，在接口類IP中，Synopsys是業界領導者。

我們需要考慮的是，在設計的芯片中那些IP是自主設計的，那些是外購的，這些外購的IP是否存在不可控因素？如果你設計的SoC僅僅是把別人的IP打包整合，那自主可控性就要大打折扣了。

下面，我們以華為麒麟980為例，了解一下芯片研發中的IP使用情況。

麒麟980芯片集成的主要部件有CPU、GPU（俗稱顯卡）、ISP（處理拍照數據）、NPU（人工智能引擎）和基帶（負責通信）。

根據華為官方資料，ISP是華為自研，NPU是華為和寒武紀合作的成果，至于CPU（Cortex-A76）和GPU（Mali-G76）則是華為向ARM公司購買的授權，包括指令集授權和內核授權。

如果沒有IP授權，還有沒有可能自研麒麟980芯片，目前看來，沒有。

1.3 設計流程

芯片設計流程通常可分為：數字IC設計流程和模擬IC設計流程。

數字IC設計流程：芯片定義 → 邏輯設計 → 邏輯綜合 → 物理設計 → 物理驗證 → 版圖交付。

芯片定義（Specification)是指根據需求制定芯片的功能和性能指標，完成設計規格文檔。

邏輯設計(Logic Design)是指基于硬件描述語言在RTL(Register-Transfer Level)級實現邏輯設計，并通過邏輯驗證或者形式驗證等驗證功能正確。

邏輯綜合(Logic Synthesis)是指將RTL轉換成特定目標的門級網表，并優化網表延時、面積和功耗。

物理設計(Physical Design)是指將門級網表根據約束布局、布線并最終生成版圖的過程，其中又包含：數據導入 → 布局規劃 → 單元布局 → 時鐘樹綜合 → 布線。

數據導入是指導入綜合后的網表和時序約束的腳本文件，以及代工廠提供的庫文件。
布局規劃是指在芯片上規劃輸入/輸出單元，宏單元及其他主要模塊位置的過程。
單元布局是根據網表和時序約束自動放置標準單元的過程。
時鐘樹綜合是指[敏感詞]時鐘緩沖器，生成時鐘網絡，最小化時鐘延遲和偏差的過程。
布線是指在滿足布線層數限制，線寬、線間距等約束條件下，根據電路關系自動連接各個單元的過程。

物理驗證(Physical Verificaiton)通常包括版圖設計規則檢查（DRC），版圖原理圖一致性檢查（LVS）和電氣規則檢查（ERC）等。

版圖交付(Tape Out)是在所有檢查和驗證都正確無誤的前提下，傳遞版圖文件給代工廠生成掩膜圖形，并生產芯片。

模擬IC設計流程：芯片定義 → 電路設計 → 版圖設計 → 版圖驗證 → 版圖交付。

其中芯片定義和版圖交付和數字電路相同，模擬IC在電路設計、版圖設計、版圖驗證和數字電路有所不同。

模擬電路設計是指根據系統需求，設計晶體管級的模擬電路結構，并采用SPICE等仿真工具驗證電路的功能和性能。

模擬版圖設計是按照設計規則，繪制電路圖對應的版圖幾何圖形，并仿真版圖的功能和性能。

模擬版圖驗證是驗證版圖的工藝規則、電氣規則以及版圖電路圖一致性檢查等。

這里，我們做一個簡單的總結：

芯片設計：就是在EDA工具的支持下，通過購買IP授權+自主研發（合作開發）的IP，并遵循嚴格的集成電路設計仿真驗證流程，完成芯片設計的整個過程。在這個過程中，EDA、IP、嚴格的設計流程三者缺一不可。

目前看來，在這三要素中最先可能實現自主可控的就是設計流程了。

下表列出了當前世界前10的芯片設計公司，供大家參考。

芯片制造

芯片制造目前是集成電路產業門檻[敏感詞]的行業，怎么看待門檻的高低呢，投資越高、玩家越少就表明門檻越高，目前在高端芯片的制造上也僅剩下臺積電（TSMC）、三星（SAMSUNG）和英特爾（Intel）三家了。下面，我們分別從設備、工藝和材料三個方面來分析芯片制造，尋找我們和先進制造技術的差距。

2.1 設備

芯片制造需要經過兩千多道工藝制程才能完成，每個步驟都要依賴特定設備才能實現。

芯片制造中，有三大關鍵工序：光刻、刻蝕、沉積。三大工序在生產過程中不斷重復循環，最終制造出合格的芯片。

三大關鍵工序要用到三種關鍵設備，分別是光刻機、刻蝕機、薄膜沉積設備。三大設備占所有設備投入的22%、22%、20%左右，是三種占比[敏感詞]的半導體設備。

下面就以最為典型的光刻機和刻蝕機為例進行介紹并分析自主可控。

光刻機

光刻機的原理其實像幻燈機一樣，就是把光通過帶電路圖的掩膜(也叫光罩)Mask投影到涂有光刻膠的晶圓上。60年代末，日本尼康和佳能開始進入這個領域，當時的光刻機并不比照相機復雜多少。

為了實現摩爾定律，光刻技術需要每兩年把曝光關鍵尺寸(CD)降低30%-50%。需要不斷降低光刻機的波長λ。然而，波長被卡在193nm無法進步長達20年。后來通過工程上最簡單的方法解決，在晶圓光刻膠上方加1mm厚的水，把193nm的波長折射成134nm，稱為浸入式光刻。浸入式光刻成功翻越了157nm大關，加上后來不斷改進的鏡頭、多光罩、Pitch-split、波段靈敏光刻膠等技術，浸入式193nm光刻機一直可以做到今天的7nm芯片（蘋果A12和華為麒麟980）。 EVU光刻機 EUV極紫外光刻（Extreme Ultra-Violet）是一種使用極紫外（EUV）波長的新一代光刻技術，其波長為13.5納米。由于光刻精度是幾納米，EUV對光的集中度要求極高，相當于拿個手電照到月球光斑不超過一枚硬幣。反射的鏡子要求長30cm起伏不到0.3nm，相當于北京到上海的鐵軌起伏不超過1毫米。一臺EUV光刻機重達180噸，超過10萬個零件，需要40個集裝箱運輸，安裝調試要超過一年時間。 2000年時，日本尼康還是光刻機領域的老大，到了2009年ASML已經[敏感詞]，市場占有率近7成。目前，[敏感詞]的光刻機也只有ASML一家可以提供了。國內的情況，上海微電子（SMEE）已經有分辨率為90nm的光刻機，新的光刻機也在研制中。