以不變應萬變在這個時代對于EDA廠商而言是行不通的，靈活性將成為EDA工具一個重要的性能指標，而靈活性是云與生俱來的本領。Frank Schirrmeiste表示：“業(yè)界正迎來SaaS作為EDA工具使用模型的時代，自動化將為用戶提供最優(yōu)的異構架構，以[敏感詞]效的方式執(zhí)行EDA工作負載。”

高性能計算HPC，異構計算CPU+X，小芯片Chiplet，3nm量產(chǎn)在即……后“摩爾定律”時代，IC設計技術日新月異，給IC產(chǎn)業(yè)鏈后續(xù)的工藝、測試、封裝等一整套工序帶來了極大的挑戰(zhàn)，EDA工具同樣受到了技術風暴的沖擊，設計軟件更新頻率在加快。

Cadence是一家專門從事電子設計自動化（EDA）的軟件公司，由SDASystems和ECAD兩家公司于1988年兼并而成。作為三大EDA巨頭企業(yè)之一，Cadence會如何定義眼下這個時代？

Cadence公司解決方案與生態(tài)系統(tǒng)資深總監(jiān)Frank Schirrmeister認為：“半導體行業(yè)的多種應用都對EDA工具提出了更高要求，設計復雜度也在隨之增加。五大變革性的驅(qū)動因素包括人工智能（AI）/機器學習（ML）、自動駕駛、超大規(guī)模計算、工業(yè)物聯(lián)網(wǎng)以及5G通信。這五大領域的發(fā)展提出了多項關鍵技術挑戰(zhàn)，包括工具性能，算力的增加，以及高質(zhì)量、集成度更高的設計流程。”

圖：Cadence公司解決方案與生態(tài)系統(tǒng)資深總監(jiān)Frank Schirrmeister

超越摩爾，充滿變數(shù)

過去的半個世紀，半導體產(chǎn)業(yè)習慣于遵循“摩爾定律”去推進算力的大跨度發(fā)展，但現(xiàn)在智能設備種類越來越多，體積越來越小，重量越來越輕，同時硅芯片已步步逼近物理和經(jīng)濟成本上的極限。當芯片的工藝制程來到7nm以下時，短溝道效應和量子遂穿效應給芯片制造帶來了巨大的挑戰(zhàn)。當半導體產(chǎn)業(yè)不能夠再用先進制程的方式粗暴地解決問題，超越“摩爾定律”便成為一條新路。

Frank Schirrmeister表示：“超越‘摩爾定律’正在成為新的主流，實現(xiàn)它的關鍵是系統(tǒng)創(chuàng)新，包括集成化、軟件和系統(tǒng)分析。” 具體如下：

集成化創(chuàng)新主要包括異構3D-IC Chiplet小芯片和封裝的實現(xiàn)，高性能RF開發(fā)，芯片-封裝-線路板協(xié)同設計，軟硬件協(xié)同開發(fā)，以及機電效應。

 軟件創(chuàng)新則主要集中于“左移”至早期軟件初啟和糾錯，同時考慮系統(tǒng)安全和關鍵安全性設計。

系統(tǒng)分析領域的關鍵創(chuàng)新是使用可擴展的有限元法和網(wǎng)格生成等計算流體動力學進行多物理場分析。3D EM、熱分析以及熱求解器的功能和速度需要獲得進一步改進，要充分利用云架構的大規(guī)模并行運算能力。

我們都知道這一輪的Chiplet風潮是由AMD帶起來的，但現(xiàn)在它已經(jīng)成為半導體全行業(yè)實現(xiàn)超越“摩爾定律”的方法論之一。Frank Schirrmeister提到的3D-IC封裝技術也在討論之列。他指出，利用3D-IC封裝技術開發(fā)SoC和ASIC的趨勢正在推動特定用途芯片的開發(fā)。為此，現(xiàn)有的EDA技術需要獲得計算軟件算法的增強，提供熱學、電磁學和流體學的系統(tǒng)級分析。

在超越“摩爾定律”這方面，靈活應變的能力是企業(yè)制勝的關鍵，比如在同樣的線寬、同樣工藝的情況下，通過創(chuàng)新性的布局設計實現(xiàn)芯片價值的[敏感詞]化。在這個過程中，IP的價值愈發(fā)凸顯，種類逐漸豐富，在芯片設計/制造的成本占比也步步攀高。

當我們談到這個問題時，F(xiàn)rank Schirrmeister發(fā)表了自己的看法。他提到，隨著生產(chǎn)企業(yè)愈加希望自己的開發(fā)團隊將精力專注于開發(fā)獨特的差異化IP，IP外包的趨勢將延續(xù)下去。標準化的協(xié)議IP就是非常適合外包的一種。同時，很多協(xié)議的[敏感詞]版本都非常復雜，需要具備這一領域更高層次的知識儲備。其實并不僅是協(xié)議IP，數(shù)字與混合信號設計、驗證也出現(xiàn)了類似趨勢。

正如Hennessy教授和Patterson教授在2018年圖靈講座所預測的，我們正處于特定域架構和語言發(fā)展的黃金時期。開發(fā)團隊可以通過針對特定應用和工作負載的開發(fā)實現(xiàn)高度定制化。處理器IP的可配置和可擴展架構已經(jīng)成為了定制加速器的常態(tài)，接口的設計IP模塊也同時獲得了優(yōu)化。

處理器IP和設計IP的內(nèi)在價值正在提高，開發(fā)團隊可以更專注于差異化定制硬件、架構和軟件的開發(fā)。

需求無止，當有定數(shù)

誠然，當下的半導體產(chǎn)業(yè)用日新月異形容都不為過，技術的更新迭代每時每刻都在發(fā)生著。但人們追求更高性能的野心是無休止的，盲目地追新追高會讓企業(yè)自身迷失方向。

EDA工具作為芯片設計的必要一環(huán)，在這個巨變的時代，很多東西是需要堅守并持續(xù)推進的。Frank Schirrmeister在受訪過程中對此講到了三點：

對于[敏感詞]工具的追求是不變的；

對于高效驗證的探索是不變的；

對于FPGA潛力的開發(fā)是不變的。

首先是[敏感詞]工具性能的實現(xiàn)，需要更優(yōu)的計算求解器（numerical solver），硅片簽核精度，單CPU性能，存儲器管理效率，以及存儲器和接口IP的創(chuàng)建。在此過程中，完全集成的工具流程可以實現(xiàn)最優(yōu)的功耗、性能及面積（PPA）目標，包括先進工藝節(jié)點的數(shù)字設計實現(xiàn)，定制/模擬及射頻（RF）設計，混合信號設計，和全集成的驗證流程。將計算引擎和ML機器學習功能原生集成在一起，以增強工作流程生產(chǎn)力，才是實現(xiàn)創(chuàng)新的重要路徑。對此，Cadence制定了智能系統(tǒng)設計戰(zhàn)略，不斷交付創(chuàng)新的計算軟件功能，助力實現(xiàn)卓越的電子系統(tǒng)設計。

其次，驗證是一項永無止境的任務。哪怕算力不斷提高，設計團隊依舊可以隨時用驗證任務把多出的算力填滿。功能性驗證最重要的部分是驗證吞吐量，驗證團隊需要把精力用在刀刃上，在固定的單位時間找出并修正最多的錯誤。為了實現(xiàn)成功的驗證流程，驗證團隊需要足夠的靈活性，為驗證流程匹配正確的算力。做到這一點，需要支持多處理器架構，以滿足形式驗證與仿真，以及硬件輔助開發(fā)的需求。格外值得關注的是，硬件仿真和原型驗證需要在前端一致的前提下，提供足夠的靈活性，充分使用定制化處理器及基于FPGA的架構。這也是Cadence將這一功能強大的硬件仿真和原型驗證組合稱為“系統(tǒng)動力雙劍”的原因。

關于“對于FPGA潛力的開發(fā)是不變的”這一點，F(xiàn)rank Schirrmeister指出，軟件開發(fā)和驗證的復雜性是硬件輔助驗證的關鍵驅(qū)動因素。今天，超過80%的設計已經(jīng)采用基于FPGA的原型驗證，使用硬件仿真加速的比例也在穩(wěn)步提高。不在硬件仿真加速平臺和原型驗證平臺啟動軟件，就直接流片成功的可能性變得非常小。設計缺陷一致延續(xù)至啟動的風險實在太高，由于上市時間推遲而造成的成本和利益損失將極為巨大。驗證、硬件仿真加速和原型驗證引擎的最優(yōu)平衡極為關鍵，三者需要發(fā)揮優(yōu)勢各司其職。通過統(tǒng)一的前端設計來實現(xiàn)不同項目階段最優(yōu)的驗證基礎設施復用是生產(chǎn)力優(yōu)化的關鍵。

EDA上云，予取予求

工藝微縮至今依然是集成電路制造技術發(fā)展的最重要的特征之一。雖然目前工藝微縮的速度變慢了，但更先進的工藝制程依然在持續(xù)更新中，從而讓相同面積的芯片上可以集成更多的器件，提高芯片性能從而降低單位制造成本。但與此同時，設計復雜度在顯著提升，給EDA工具也帶來了諸多挑戰(zhàn)。

Frank Schirrmeister對此表示：“隨著設計和產(chǎn)品復雜性的極速上升，我們需要思考的不再僅僅是芯片，而是要從全局的系統(tǒng)層面實現(xiàn)最優(yōu)的系統(tǒng)設計。這一思維方式的變化驅(qū)動了很多芯片-封裝-電路板協(xié)同設計和集成領域的創(chuàng)新。這些創(chuàng)新不僅需要將性能最優(yōu)的引擎用于設計、組裝、分析和簽核，還需要構建集成的開發(fā)平臺，以管理復雜的多領域集成挑戰(zhàn)。”

當芯片設計工藝越來越復雜，云計算+EDA的模式體現(xiàn)出無限的妙處。就拿靈活度來講，傳統(tǒng)的EDA工具為了配合復雜芯片設計，需要用大量的服務器來提供算力支撐，但我們都知道這些算力并不是全周期都需要的，尤其是在項目早期階段，會有相當一部分算力資源閑置，造成了資源浪費。而云能夠按需調(diào)整，按量收費，EDA上云極大地提升了經(jīng)濟效益。

如果從芯片設計的前后端來看，EDA上云的優(yōu)勢會體現(xiàn)的更為明顯。前端設計要求高并發(fā)、多線程、混合隨機訪問等，后端則需要單線程、有序訪問和內(nèi)存密集等。這些都可以通過調(diào)整云參數(shù)來適配。

“用戶可以利用云架構提供的彈性算力獲得成產(chǎn)力和擴展性的優(yōu)勢。一些情況下，用戶無需面對云架構的復雜性，因為一些核心引擎已經(jīng)被重新定義架構，以支持云計算的大規(guī)模并行計算。所以，用戶可以充分享受性能、容量和生產(chǎn)力的升級。”Frank Schirrmeister講到，“還有一些情況，如果涉及到云服務的價格，或者針對特定的EDA工作負載進行云實例的最優(yōu)配置，ML正作為一項關鍵技術幫助開發(fā)者選擇EDA工作負載和計算配置的[敏感詞]匹配。”

后“摩爾定律”時代，人們在探索各種各樣的方式/方法去超越它，先進封裝、異構集成、Chiplet模式……各國也在成立各種超越摩爾聯(lián)盟和基金會。日新月異的新技術讓芯片設計的邊際在不斷擴大，而這些創(chuàng)新離不開EDA工具的幫助。從EDA廠商的角度來看，要滿足這些新需求，EDA工具也需要不斷創(chuàng)新。

Frank Schirrmeiste提到了驗證環(huán)節(jié)的創(chuàng)新，“驗證領域的創(chuàng)新層出不窮，智能驗證管理將可以自動生成測試，將驗證任務提交給最合適的驗證引擎，采集并分析覆蓋率信息，以及支持糾錯失敗管理。”

他還強調(diào)說：“智能驗證必須要充分利用云計算的大規(guī)模并行計算，并采用ML技術提高驗證生產(chǎn)力和吞吐量。”

因此，不管芯片設計走在哪一條路徑上，是遵循“摩爾定律”還是超越摩爾，EDA上云都成為必然趨勢。在此，F(xiàn)rank Schirrmeiste說到：“仿真加速必須要用到云計算和機器學習ML技術提供的大規(guī)模并行計算，對硬件回歸更是如此。抽象化的高效利用推動了很多創(chuàng)新技術的產(chǎn)生，構建混合驗證環(huán)境，為需要高保真度的設計提供寄存器傳輸級精確度與事務級虛擬原型驗證實現(xiàn)的集成。我們正處在邁向新階段的關口，設計團隊和軟件開發(fā)者將利用豐富的混合設置，對高效評估模型精確度和仿真性能之間進行利弊權衡。”

寫在最后

通過和Frank Schirrmeiste的交流，筆者發(fā)現(xiàn)如今的芯片設計已經(jīng)進入了百家爭鳴的時代，不一樣的芯片制造手段必然需要不一樣的芯片設計方法，而它們的共同點就是都需要EDA工具的支持。

以不變應萬變在這個時代對于EDA廠商而言是行不通的，靈活性將成為EDA工具一個重要的性能指標，而靈活性是云與生俱來的本領。因此，還是用Frank Schirrmeiste的話來收尾，“業(yè)界正迎來SaaS作為EDA工具使用模型的時代，自動化將為用戶提供最優(yōu)的異構架構，以[敏感詞]效的方式執(zhí)行EDA工作負載。”

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